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Simulação atomística das propriedades elétricas de nanofios transistores MOS

Resumo

A indústria de semicondutores deve grande parte de seu sucesso à capacidade de continuamente diminuir o tamanho dos dispositivos (basicamente transistores) que compõe os circuitos integrados (chips). Esta diminuição do tamanho dos dispositivos permite um incremento do número de transistores integrados em um único chip. Possibilita ainda redução da potência consumida, a fabricação de memórias maiores e a integração de novas funcionalidades ao chip. Como forma para minimizar a degradação das propriedades elétricas dos transistores MOS decorrentes da miniaturização, estruturas MOS com múltiplas portas passaram a ser utilizadas, uma vez que melhoram sensivelmente o controle eletrostático das cargas na região de canal. Transistores de múltiplas portas têm ganhado bastante atenção da comunidade científica. Outra estrutura de múltiplas portas, desenvolvida recentemente e que tem apresentado resultados promissores, são os nanofios transistores MOS. Estas estruturas possuem seção transversal de poucos nanômetros, possibilitando excelente controle eletrostático e minimizando os efeitos indesejáveis em transistores MOS com comprimentos de canal da ordem de 10 nanômetros. Com os transistores fabricados com dimensões nanométricas, um único átomo ou elétron pode influenciar o comportamento elétrico do transistor. Tecnologicamente, é inviável ou extremamente difícil controlar o processo de fabricação de semicondutores em escala atômica. Assim, é mais adequado realizar o projeto de circuitos integrados de forma a tolerar variações no comportamento elétrico dos transistores que o compõe. Para tanto, são necessários modelos e simuladores que possam prever o comportamento elétrico e as variações associadas. Portanto, os modelos e técnicas de simulação devem considerar esta nova natureza estocástica do comportamento dos transistores. Os materiais utilizados apresentam imperfeições, isto é, defeitos ou armadilhas que podem capturar elétrons que deveriam contribuir para a condução de corrente elétrica. Isto acarreta problemas de confiabilidade, visto que o comportamento destas armadilhas pode levar a uma alteração do desempenho e resposta do circuito elétrico ao longo de tempo. Um problema para a simulação de estruturas MOS de dimensões nanométricas é a necessidade de inclusão de efeitos quânticos, que modificam o pico do centroide de concentração de elétrons para o interior do semicondutor, alguns nanômetros abaixo da interface entre o silício e o isolante de porta. Nestes casos, ferramentas de simulação numérica comerciais, que se baseiam na abordagem semi-clássica de condução de corrente elétrica pelos mecanismos de difusão e deriva, não permitem a inclusão destes efeitos com precisão. Uma forma de realizar simulações mais condizentes com a realidade é a adoção de ferramentas de simulação atomística (ou de partículas). Nestas ferramentas, os eventos de espalhamento da corrente elétrica são determinados probabilisticamente, sem a suposição inicial de condução pelos mecanismos de difusão e deriva. Neste contexto, um simulador tridimensional de dispositivos Monte Carlo, baseado em partículas não isotérmicas, foi desenvolvido em uma colaboração entre os grupos participantes desta proposta, o qual se plenamente funcional para estruturas planares. Este projeto de pesquisa em colaboração tem por objetivo aprimorar a ferramenta de simulação atomística, capacitando-a para a simulação de nanofios transistores MOS. Os resultados obtidos das simulações atomísticas serão comparados com resultados experimentais, aprofundando os conhecimentos sobre as propriedades elétricas de nanofios transistores MOS, quando submetidos a condições de temperatura variável. Para validação do simulador atomístico, serão utilizadas medidas elétricas nanofios transistores MOS. Simulações numéricas tridimensionais, utilizando técnicas semi-clássicas, serão também utilizadas para a comparação com as simulações atomísticas. (AU)

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Publicações científicas (6)
(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)
GRAZIANO JUNIOR, NILTON; COSTA, FERNANDO J.; TREVISOLI, RENAN; BARRAUD, SYLVAIN; DORIA, RODRIGO T. Influence of interface traps density and temperature variation on the NBTI effect in p-Type junctionless nanowire transistors. Solid-State Electronics, v. 186, DEC 2021. Citações Web of Science: 0.
COSTA, FERNANDO J.; TREVISOLI, RENAN; DORIA, RODRIGO T. Thermal cross-coupling effects in side-by-side UTBB-FDSOI transistors. Solid-State Electronics, v. 185, NOV 2021. Citações Web of Science: 0.
MARINIELLO, GENARO; DE CARVALHO, CESAR AUGUSTO BELCHIOR; PAZ, BRUNA CARDOSO; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Analog characteristics of n-type vertically stacked nanowires. Solid-State Electronics, v. 185, NOV 2021. Citações Web of Science: 0.
RIBEIRO, THALES AUGUSTO; BERGAMASCHI, FLAVIO ENRICO; BARRAUD, SYLVAIN; PAVANELLO, MARCELO ANTONIO. Influence of fin width variation on the electrical characteristics of n-type junctionless nanowire transistors at high temperatures. Solid-State Electronics, v. 185, NOV 2021. Citações Web of Science: 1.
DE SOUZA, MICHELLY; DORIA, RODRIGO T.; TREVISOLI, RENAN; BARRAUD, SYLVAIN; PAVANELLO, MARCELO A. On the Application of Junctionless Nanowire Transistors in Basic Analog Building Blocks. IEEE TRANSACTIONS ON NANOTECHNOLOGY, v. 20, p. 234-242, 2021. Citações Web of Science: 0.
RIBEIRO, THALES AUGUSTO; BARRAUD, SYLVAIN; PAVANELLO, MARCELO ANTONIO. Analysis of the Electrical Parameters of SOI Junctionless Nanowire Transistors at High Temperatures. IEEE JOURNAL OF THE ELECTRON DEVICES SOCIETY, v. 9, p. 492-499, 2021. Citações Web of Science: 0.

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