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Otimização de instruções de código C, através de algoritmos genéticos, para a geração de arquiteturas baseadas em computação reconfigurável

Processo: 10/19285-7
Linha de fomento:Auxílio à Pesquisa - Pesquisador Visitante - Internacional
Vigência: 28 de abril de 2011 - 11 de maio de 2011
Área do conhecimento:Ciências Exatas e da Terra - Ciência da Computação - Metodologia e Técnicas da Computação
Pesquisador responsável:Eduardo Marques
Beneficiário:Eduardo Marques
Pesquisador visitante: Pedro Nuno Cruz Diniz
Inst. do pesquisador visitante: University of Southern California (USC), Estados Unidos
Instituição-sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
Assunto(s):Computação reconfigurável  Montadores e compiladores  Circuitos FPGA 

Resumo

Este projeto visa a geração automática de arquitetura reconfiguráveis baseadas em FPGAs a partir de um conjunto de códigos em C. Investigação prévia revelou que a geração de arquitetura customizadas possui inúmeras vantagens em termo de performance e energia sobre arquiteturas não optimizadas. Infelizmente o processo de obtenção de boas arquiteturas é extremamente moroso e sujeito a erros tornando automatização deste processo de desenho de arquiteturas extremamente desejável. Neste contexto o projeto proposto visa desenvolver e validar o uso de técnicas de algoritmos genéticos para esta geração de uma arquitetura reconfigurável. Estes algoritmos revelaram-se no contexto de "Place-and-Route" como bastante eficazes em derivar soluções optimizadas para problemas computacionalmente muito complexos. Espera-se assim, que as mesmas técnicas possam conduzir a arquitetura otimizadas. Para guiar o desenvolvimento dos vários operadores dos algoritmos genéticos iremos usar uma série de computações chave descritas em C que permitirão desenvolver assim arquiteturas especializadas para estes códigos. Como parte da avaliação do sucesso destas técnicas genéticas iremos simular a performance das arquiteturas geradas através de um compilador protótipo com interfaces a definir, o qual compararemos a execução dos códigos exemplo contra a execução dos mesmos códigos em arquitetura genéricas baseadas em "cores" tradicionais como PowerPC igualmente numa FPGA. (AU)