Modelagem de nanofios transistores mos sem junções de porta dupla e tripla

• Processo: 12/24377-3
• Modalidade de apoio: Bolsas no Brasil - Mestrado
• Data de Início da vigência: 01 de maio de 2013
• Data de Término da vigência: 30 de abril de 2015
• Área de conhecimento: Engenharias - Engenharia Elétrica - Materiais Elétricos
• Pesquisador responsável: Marcelo Antonio Pavanello
• Beneficiário: Bruna Cardoso Paz
• Instituição Sede: Centro Universitário FEI (UNIFEI). Campus de São Bernardo do Campo. São Bernardo do Campo , SP, Brasil
• Bolsa(s) vinculada(s): 14/13816-1 - Modelagem, caracterização elétrica e extração de parâmetros elétricos de transistores MOS sem junções, BE.EP.MS
• Assunto(s): Nanoeletrônica Transistores MOSFET Semicondutores
• Palavra(s)-Chave do Pesquisador: Modelo Analítico | Mosfet | Nanoeletrônica | Transistores Tridimensionais | Dispositivos Semicondutores

Resumo

A crescente miniaturização dos dispositivos eletrônicos tem dificultado a utilização de transistores MOS planares em tecnologias com dimensões nanométricas, devido à presença de efeitos de canal curto. Transistores MOS com múltiplas portas melhoram sensivelmente o controle das cargas na região de canal, reduzindo a ocorrência de tais efeitos. Portanto, estes dispositivos têm sido considerados bastante promissores para tecnologias futuras. Diversos transistores de múltiplas portas como os FinFETs de porta dupla ou tripla e os dispositivos de canal circundante têm ganhado bastante atenção da comunidade científica graças ao seu bom desempenho em aplicações digitais. Outra estrutura de múltiplas portas, desenvolvida recentemente, que tem apresentado resultados promissores é transistor MOS sem junção (junctionless), onde as regiões de fonte, dreno e canal são fabricadas com um mesmo tipo e concentração de dopantes, eliminando as junções PN.Neste projeto será realizada a modelagem analítica e a caracterização elétrica e de transistores MOS sem junção com dimensões nanométricas. Para a validação do modelo analítico desenvolvido, serão realizadas simulações tridimensionais de dispositivos. Para a validação do modelo a partir de resultados experimentais, serão utilizados transistores MOS sem junção fabricados no CEA-Leti, situado na cidade de Grenoble, França.

Publicações científicas

(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)

PAZ, B. C.; CASSE, M.; BARRAUD, S.; REIMBOLD, G.; FAYNOT, O.; AVILA-HERRERA, F.; CERDEIRA, A.; PAVANELLO, M. A.. Drain current model for short-channel triple gate junctionless nanowire transistors. MICROELECTRONICS RELIABILITY, v. 63, p. 1-10, AUG 2016. (14/13816-1, 12/24377-3)