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Desenvolvimento de transistores bipolares de heterojunção (HBT) e transistores MOS verticais com InGaP/GaAS

Processo: 13/13983-2
Linha de fomento:Bolsas no Brasil - Doutorado
Vigência (Início): 01 de outubro de 2013
Vigência (Término): 30 de setembro de 2017
Área do conhecimento:Engenharias - Engenharia Elétrica - Circuitos Elétricos, Magnéticos e Eletrônicos
Pesquisador responsável:Jose Alexandre Diniz
Beneficiário:Cassio Roberto de Almeida
Instituição-sede: Centro de Componentes Semicondutores (CCS). Universidade Estadual de Campinas (UNICAMP). Campinas , SP, Brasil
Assunto(s):Microeletrônica   Arsenieto de gálio

Resumo

Compostos semicondutores do tipo III-V, tais como arseneto de gálio (GaAs) e fosfeto de índio (InP), são potencialmente usados em circuitos optoeletrônicos e eletrônicos de alta velocidade, uma vez que estes semicondutores apresentam inúmeras vantagens, como alta mobilidade dos elétrons (maior que 5.400 cm2/V·s), alta velocidade de saturação e bandas de energia com transição direta, quando comparados com o semicondutor silício (Si). Além disso, possibilitam a fabricação de uma variedade de heteroestruturas, como por exemplo InGaP/GaAs, o que pode resultar em integração monolítica de funções eletrônicas e ópticas. Tendo em vista a grande aplicabilidade dos transistores bipolares de heterojunção (HBT) e as recentes, mas promissoras investigações de transistores verticais, este trabalho tem por objetivo a obtenção, a caracterização e o desenvolvimento das etapas de fabricação de transistores HBTs do tipo InGaP/GaAs auto-alinhados, que apresentem características finais de altas frequências; assim como a investigação da viabilidade de projeto, caracterização e fabricação de transistores MOS verticais com InGaP/GaAs. Inclui também o estudo e o desenvolvimento do crescimento das camadas epitaxiais da estrutura InGaP/GaAs, que permite a formação de interfaces com uma densidade mínima de defeitos. O diferencial encontra-se, também, na utilização de um conjunto de máscara específico. Neste novo conjunto de máscaras haverá uma maior variedade de tamanhos de emissor, além possuir um número reduzido de etapas de processo. Seguindo essa linha de raciocínio, a crescente miniaturização dos dispositivos eletrônicos tem dificultado a utilização de transistores MOS planares em tecnologias com dimensões nanométricas, devido à presença de efeitos de canal curto. Importantes vantagens corroboram ao uso e aperfeiçoamento da tecnologia do transistor MOS vertical, entre elas o comprimento de escala do canal não ser limitado pela resolução mínima litográfica, o aumento da potência e a redução do tamanho permitir a utilização das paredes laterais de uma vala 3D para formar o canal do transistor, que consequentemente favorecem a uma drenagem de corrente muito mais elevada e uma frequência de operação maior, em comparação ao transistor MOS planar. Algumas etapas de fabricação do processo convencional de fabricação dos transistores MOS, como a implantação iônica, não podem ser utilizadas para controlar a tensão de limiar de um transistor MOS vertical. Um novo método para difundir as impurezas em um filme depositado por CVD (Chemical Vapor Deposition) será desenvolvido para o ajuste da tensão de limiar do transistor MOS vertical, afim de tornar a fabricação de transistores MOS verticais viável em GaAs, visto que um dos principais desafios atualmente é aprimorar o desempenho das arquiteturas baseadas nos dipositivos metal-óxido-semicondutor através da implementação de dispositivos com estruturas avançadas e não clássicas (baseadas apenas em silício). Adicionalmente, a utilização de dispositivos com mais de um eletrodo de porta tem se apresentado como uma alternativa tecnológica promissora para manter a contínua redução das dimensões dos transistores MOS. Realizar-se-á o estudo e desenvolvimento de modelos e esquemas elétricos equivalentes dos transistores HBT de InGaP/GaAs e dos transistores MOS verticais, bem como será realizado a caracterização e avaliação do desempenho dessas estruturas através de medidas DC e AC, medidas RF e curvas da relação sinal ruído, além da utilização de modelos analíticos disponíveis na literatura para a explicação dos efeitos observados e comparação de desempenho em relação a outros transistores de InGaP/GaAs construídos utilizando diferentes tipos de máscaras.

Publicações acadêmicas
(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)
ALMEIDA, Cassio Roberto de. Fabricação e caracterização de transistores HBT, vertical MOSFET, JNT e TFET baseados em substratos III-V com passivação por nitreto de silício. 2019. Tese de Doutorado - Universidade Estadual de Campinas, Faculdade de Engenharia Elétrica e de Computação.

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