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Utilizando o suporte transacional em hardware para aceleração de sistemas de memória transacional em software

Processo: 14/00534-8
Linha de fomento:Bolsas no Brasil - Mestrado
Vigência (Início): 01 de agosto de 2014
Vigência (Término): 29 de fevereiro de 2016
Área do conhecimento:Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
Pesquisador responsável:Alexandro José Baldassin
Beneficiário:João Paulo Labegalini de Carvalho
Instituição-sede: Instituto de Geociências e Ciências Exatas (IGCE). Universidade Estadual Paulista (UNESP). Campus de Rio Claro. Rio Claro , SP, Brasil
Vinculado ao auxílio:11/19373-6 - Entendendo e explorando a correlação energia/desempenho em algoritmos concorrentes, AP.JP
Assunto(s):Programação concorrente   Computação paralela

Resumo

As evidentes limitações em se explorar o aumento de frequência e otimização no nível de microarquitetura para obtenção de desempenho levaram a indústria de microprocessadores a buscar alternativas para suprir tal demanda. A solução encontrada foi construir arquiteturas com múltiplos fluxos de execução (multicore). No entanto, a utilização imediata do modelo paralelo exige que os programadores precisem explicitamente codificar as aplicações de forma a usar todos os núcleos. Tarefa essa nada trivial e passível de erros que, muitas vezes, são difíceis de serem detectados. Um novo modelo de programação concorrente conhecido como memória transacional (Transactional Memory - TM) oferece abstrações para fácil codificação de aplicações e é capaz de explorar o paralelismo das arquiteturas multicore sem exigir conhecimentos da arquitetura por parte do programador. Porém, as implementações desse modelo, em software ou hardware, isoladamente apresentam problemas que limitam a escalabilidade das aplicações. Objetivando resolver tais problemas, foram propostos sistemas híbridos de transações em hardware e software para melhor exploração do paralelismo, denominado Memória Transacional Híbrida (Hybrid Transactional Memory - HyTM). Como a disponibilização no mercado desse suporte em hardware é recente, e como a maioria dos trabalhos da literatura foram realizados em ambiente simulado, pouco se sabe sobre como tal suporte deve ser empregado visando acelerar aplicações concorrentes. Nesse sentido, este projeto de mestrado objetiva a pesquisa de novas técnicas para aceleração de sistemas de memória transacional em software (Software Transactional Memory -- STM) usando o suporte em hardware para transações disponível em processadores recentes.

Publicações acadêmicas
(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)
CARVALHO, João Paulo Labegalini de. PhTM* : uma implementação eficiente de transações em fases. 2016. 60 f. Dissertação de Mestrado - Universidade Estadual Paulista "Júlio de Mesquita Filho" Instituto de Biociências (Campus de Rio Claro)..

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