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Caracterização elétrica e modelagem de dispositivos eletrônicos avançados

Processo: 14/18041-8
Linha de fomento:Bolsas no Brasil - Pós-Doutorado
Vigência (Início): 01 de novembro de 2014
Vigência (Término): 31 de outubro de 2017
Área do conhecimento:Engenharias - Engenharia Elétrica - Medidas Elétricas, Magnéticas e Eletrônicas, Instrumentação
Convênio/Acordo: Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)
Pesquisador responsável:Marcelo Antonio Pavanello
Beneficiário:Renan Trevisoli Doria
Instituição-sede: Campus de São Bernardo do Campo. Centro Universitário da FEI (UNIFEI). Fundação Educacional Inaciana Padre Sabóia de Medeiros (FEI). São Bernardo do Campo , SP, Brasil
Assunto(s):Transistores

Resumo

Dispositivos eletrônicos avançados tais como o transistor MOS sem junções (JNTs) foram desenvolvidos a fim de se permitir um maior escalamento das dimensões dos dispositivos em relação aos dispositivos MOS convencionais, devido ao melhor controle eletrostático das cargas no canal, minimizando a ocorrência dos efeitos de canal curto. Dessa forma, esses transistores permitem uma maior miniaturização dos dispositivos eletrônicos.A fim de se analisar a operação de um dispositivo em circuitos elétricos, modelos analíticos são necessários. Esses modelos devem ser funcionais para dispositivos de diferentes características como concentração de dopantes e dimensões físicas, operando em diferentes polarizações e temperaturas. Os modelos também devem compreender tanto o funcionamento estático dos dispositivos como o dinâmico, sendo que este segundo está relacionado às capacitâncias. No caso dos MOS sem junções, diversos modelos tem sido desenvolvido visando o comportamento estático. Entretanto, o comportamento dinâmico de transistores sem junções foi pouco explorado na literatura, especialmente a modelagem de dispositivos porta tripla, que são mais interessantes do ponto de vista da aplicação prática.Assim, este projeto tem como objetivo principal a modelagem do comportamento dinâmico dos dispositivos eletrônicos, focando nos JNTs porta tripla. Para tal, é necessário realizar simulações numéricas e medidas elétricas. O comportamento estático também deve ser analisado cuidadosamente, uma vez que o mesmo interfere na distribuição de cargas e, portanto, nas capacitâncias. Outros dispositivos como os FinFETs e nanofios não dopados também podem ser analisados a fim de comparação. (AU)

Publicações científicas (10)
(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)
TREVISOLI, RENAN; PAVANELLO, MARCELO ANTONIO; CAPOVILLA, CARLOS EDUARDO; BARRAUD, SYLVAIN; DORIA, RODRIGO TREVISOLI. Analytical Model for Low-Frequency Noise in Junctionless Nanowire Transistors. IEEE TRANSACTIONS ON ELECTRON DEVICES, v. 67, n. 6, p. 2536-2543, JUN 2020. Citações Web of Science: 0.
TREVISOLI, RENAN; DORIA, RODRIGO T.; DE SOUZA, MICHELLY; BARRAUD, SYLVAIN; PAVANELLO, MARCELO A. Junctionless nanowire transistors parameters extraction based on drain current measurements. Solid-State Electronics, v. 158, p. 37-45, AUG 2019. Citações Web of Science: 0.
TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; BARRAUD, SYLVAIN; PAVANELLO, MARCELO ANTONIO. Modeling the interface traps-related low frequency noise in triple-gate SOI junctionless nanowire transistors. MICROELECTRONIC ENGINEERING, v. 215, JUL 15 2019. Citações Web of Science: 0.
PAVANELLO, MARCELO ANTONIO; TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; DE SOUZA, MICHELLY. Static and dynamic compact analytical model for junctionless nanowire transistors. JOURNAL OF PHYSICS-CONDENSED MATTER, v. 30, n. 33 AUG 22 2018. Citações Web of Science: 3.
DORIA, RODRIGO T.; FLANDRE, DENIS; TREVISOLI, RENAN; DE SOUZA, MICHELLY; PAVANELLO, MARCELO A. Effect of the back bias on the analog performance of standard FD and UTBB transistors-based self-cascode structures. Semiconductor Science and Technology, v. 32, n. 9 SEP 2017. Citações Web of Science: 1.
TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; DE SOUZA, MICHELLY; BARRAUD, SYLVAIN; VINET, MAUD; CASSE, MIKAEL; REIMBOLD, GILLES; FAYNOT, OLIVIER; GHIBAUDO, GERARD; PAVANELLO, MARCELO ANTONIO. A New Method for Series Resistance Extraction of Nanometer MOSFETs. IEEE TRANSACTIONS ON ELECTRON DEVICES, v. 64, n. 7, p. 2797-2803, JUL 2017. Citações Web of Science: 4.
DORIA, RODRIGO TREVISOLI; TREVISOLI, RENAN; DE SOUZA, MICHELLY; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Analysis of the substrate bias effect on the interface trapped charges in junctionless nanowire transistors through low-frequency noise characterization. MICROELECTRONIC ENGINEERING, v. 178, n. SI, p. 17-20, JUN 25 2017. Citações Web of Science: 4.
TREVISOLI, RENAN; DE SOUZA, MICHELLY; DORIA, RODRIGO TREVISOLI; KILCHTYSKA, VALERIYA; FLANDRE, DENIS; PAVANELLO, MARCELO ANTONIO. Junctionless nanowire transistors operation at temperatures down to 4.2K. Semiconductor Science and Technology, v. 31, n. 11 NOV 2016. Citações Web of Science: 4.
TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; DE SOUZA, MICHELLY; BARRAUD, SYLVAIN; VINET, MAUD; PAVANELLO, MARCELO ANTONIO. Analytical Model for the Dynamic Behavior of Triple-Gate Junctionless Nanowire Transistors. IEEE TRANSACTIONS ON ELECTRON DEVICES, v. 63, n. 2, p. 856-863, FEB 2016. Citações Web of Science: 9.
TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; DE SOUZA, MICHELLY; PAVANELLO, MARCELO ANTONIO. Extraction of the interface trap density energetic distribution in SOI Junctionless Nanowire Transistors. MICROELECTRONIC ENGINEERING, v. 147, p. 23-26, NOV 1 2015. Citações Web of Science: 3.

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