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Exploração de uma infraestrutura de hardware baseada em FPGA para construção de DNN de ultra baixa latência

Processo: 19/05286-6
Linha de fomento:Bolsas no Exterior - Pesquisa
Vigência (Início): 01 de outubro de 2019
Vigência (Término): 31 de julho de 2020
Área do conhecimento:Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
Pesquisador responsável:Vanderlei Bonato
Beneficiário:Vanderlei Bonato
Anfitrião: Christos-Savvas Bouganis
Instituição-sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
Local de pesquisa : Imperial College London, Inglaterra  
Assunto(s):Circuitos FPGA

Resumo

A adoção de Redes Neurais Profundas em sistemas de tempo real requer atenção especial à latência do estágio de inferência da rede. O atraso da propagação do sinal através das camadas depende fortemente da organização da memória, do balanço da conectividade da rede e do nível de paralelismo associado à complexidade das operações. Trabalhos recentes demonstram resultados promissores a partir de técnicas de exploração do espaço de projeto usando métricas multi-objetivas, considerando latência, precisão e recursos computacionais. Porém, quando a ultra baixa latência é desejada o desafio permanece, pois neste caso há uma grande pressão sobre os recursos computacionais, demandando não apenas melhoramentos arquiteturais, mas também otimizações orientadas ao problema providas por meio de componentes de hardware fortemente customizados. Este projeto de pesquisa busca explorar as condições que habilitam a construção de redes neurais de ultra baixa latência de modelos de redes do tipo CNN e LSTM em FPGAs, tendo como estudo de caso o problema de HFT (do inglês, High Frequency Trading).