Uma Arquitetura em FGPA para Aceleração de Algoritmos de Programação Estocástica

• Processo: 17/15236-0
• Modalidade de apoio: Bolsas no Brasil - Doutorado
• Data de Início da vigência: 01 de agosto de 2017
• Data de Término da vigência: 30 de setembro de 2021
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Guido Costa Souza de Araújo
• Beneficiário: Catalina Munoz Morales
• Instituição Sede: Instituto de Computação (IC). Universidade Estadual de Campinas (UNICAMP). Campinas , SP, Brasil
• Vinculado ao auxílio: 13/08293-7 - CECC - Centro de Engenharia e Ciências Computacionais, AP.CEPID
• Assunto(s): Computação de alto desempenho Arquitetura e organização de computadores Paralelismo
• Palavra(s)-Chave do Pesquisador: Arquitetura de Computadores | Paralelismo | Computação de Alto Desempenho

Resumo

Diversas disciplinas, incluindo Física, Química, Biologia, Medicina e Engenharia lidam com problemas de decisão descritos sob a forma problemas de otimização com múltiplas variáveis e restrições. Tais problemas procuram minimizar custos, tempo ou recursos e podem ser regidos por requisitos ou restrições que envolvem variáveis com níveis de incerteza, resultando em problemas de otimização conhecidos como Problemas Estocásticos. Programação Estocástica compreende uma série de métodos desenvolvidos para resolver problemas de otimização que só podem ser descritos probabilisticamente. Para obter uma solução adequada, em tempo de processamento e precisão razoáveis, esses métodos requerem uma grande quantidade de recursos computacionais. Com o objetivo de responder a esses requisitos de processamento, novas arquiteturas de computadores foram desenvolvidas ao longo dos últimos anos baseadas em GPU e aceleradores FPGA. No entanto, dispositivos de aceleração FPGA e GPU, bem como unidades de processamento tradicionais (CPUs), apresentam capacidades e restrições especificas que exigem uma análise cuidadosa para se chegar a uma arquitetura eficiente. A presente proposta tem por objetivo pesquisar novas arquiteturas heterogêneas paralelas, baseadas em aceleradores de FPGA, que viabilizem a implementação de algoritmos eficientes voltados à solução de problemas de otimização estocástica.

Publicações científicas

(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)

MORALES, CATALINA MUNOZ; MURARI, RAFAEL; DE CARVALHO, JOAO P. L.; HONORIO, BRUNO CHINELATO; BALDASSIN, ALEXANDRO; ARAUJO, GUIDO; SOUSA, L; ROMA, N; TOMAS, P. Accelerating Graph Applications Using Phased Transactional Memory. EURO-PAR 2021: PARALLEL PROCESSING, v. 12820, p. 14-pg., 2021-01-01. (17/15236-0)

MORALES, CATALINA MUNOZ; HONORIO, BRUNO; BALDASSIN, ALEXANDRO; ARAUJO, GUIDO; IEEE COMP SOC. Improving Phased Transactional Memory via Commit Throughput and Capacity Estimation. 2021 IEEE 33RD INTERNATIONAL SYMPOSIUM ON COMPUTER ARCHITECTURE AND HIGH PERFORMANCE COMPUTING (SBAC-PAD 2021), v. N/A, p. 10-pg., 2021-01-01. (17/15236-0)

Publicações acadêmicas

(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)

MORALES, Catalina Munoz. Improving mode transitioning in Phased Transactional Memory implementations. 2022. Tese de Doutorado - Universidade Estadual de Campinas (UNICAMP). Instituto de Computação Campinas, SP.