Combinando transformações de computação e de dados para arquiteturas reconfiguráveis de grão fino

• Processo: 12/21068-0
• Modalidade de apoio: Bolsas no Exterior - Estágio de Pesquisa - Doutorado
• Data de Início da vigência: 04 de março de 2013
• Data de Término da vigência: 03 de março de 2014
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Eduardo Marques
• Beneficiário: Cristiano Bacelar de Oliveira
• Supervisor: João Manuel Paiva Cardoso
• Instituição Sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
• Instituição Anfitriã: Universidade do Porto (UP), Portugal
• Vinculado à bolsa: 11/11040-8 - Combinando transformações de computação e de dados para arquiteturas reconfiguráveis de grão fino, BP.DR
• Assunto(s): Arquitetura e organização de computadores Montadores e compiladores Computação de alto desempenho Computação reconfigurável
• Palavra(s)-Chave do Pesquisador: Arquitetura de Computadores | Compiladores | Computacão de Alto Desempenho | Computação Reconfigurável | Hardware | Computação Reconfigurável

Resumo

O projeto de pesquisa de doutorado de título Combinando Transformações de Computação e de Dados para Arquiteturas Reconfiguráveis de Grão Fino consiste em pesquisar e desenvolver técnicas para geração de códigos otimizados, considerando aspectos relativos ao mapeamento, gerenciamento e acesso à memória em arquiteturas reconfiguráveis, uma vez que a latência para leitura e escrita de dados têm sido um gargalo para aplicações de alto desempenho. Tais técnicas serão empregadas no desenvolvimento de um compilador destinado à geração de hardware reconfigurável a partir de código escrito em alto nível. Considerando a crescente demanda por desempenho em sistemas computacionais, a implementação de algoritmos diretamente em hardware com o uso de FPGAs ( Field-programmable Gate Arrays) é uma alternativa que têm apresentado bons resultados. Porém, as dificuldades de programação envolvidas no uso de FPGAs, de tal forma a explorar eficientemente seus recursos, limita o número de desenvolvedores em função da predominância do paradigma de programação tradicionalmente sequencial, imposto pelas linguagens imperativas. Assim, busca-se desenvolver mecanismos que facilitem o desenvolvimento com FPGAs, otimizando o uso de memória e explorando o paralelismo das operações. Seguindo este foco, o trabalho utilizará como base a linguagem LALP para auxiliar na implementação do compilador proposto. Isto se dará a fim de permitir uma otimização tanto na forma como a memória é tratada, como também no tratamento de loops, escopo principal do LALP. O LALP foi desenvolvido no Laboratório de Computação Reconfigurável do Instituto de Ciências Matemáticas e de Computação da Universidade de São Paulo, em parceria com a Faculdade de Engenharia da Universidade do Porto, em Portugal. Dadas as atuais limitações do LALP, pretende-se expandir suas funcionalidades, gerando uma nova linguagem derivada do LALP que incorpore mecanismos para tratarem tais aspectos. Com isto, espera-se facilitar a implementação de produtos e projetos relacionados a aplicações de computação de alto desempenho que envolva o uso de arquiteturas reconfiguráveis, promovendo uma maior absorção desta tecnologia. (AU)