Desenvolvimento de firmware e protocolos de comunicacao serial para placas MicroTCA e ATCA de FPGAs e processamento de dados hibridos com FPGAs e placas de video.

• Processo: 22/08502-4
• Modalidade de apoio: Bolsas no Brasil - Programa Capacitação - Treinamento Técnico
• Vigência (Início): 01 de outubro de 2022
• Vigência (Término): 30 de setembro de 2023
• Área do conhecimento: Engenharias - Engenharia Elétrica - Eletrônica Industrial, Sistemas e Controles Eletrônicos
• Pesquisador responsável: Luigi Calligaris
• Beneficiário: Carlos Ruben Dell'Aquila
• Instituição Sede: Núcleo de Computação Científica (NCC). Universidade Estadual Paulista (UNESP). Campus de São Paulo. São Paulo , SP, Brasil
• Vinculado ao auxílio: 18/18955-0 - Desenvolvimento de eletrônica de aquisição de dados e trigger para o experimento CMS no large hadron collider, AP.JP
• Assunto(s): Circuitos FPGA Microcontroladores
• Palavra(s)-Chave do Pesquisador: Fpga | Linguagem C | Linguagem VHDL | Microcontrollers | Real-Time Operating Systems | Sistemas eletrônicos embarcados

Resumo

A pesquisa apresentada neste plano será desenvolvida no contexto da participação do Laboratório de Instrumentação do SPRACE na fase 2 do aprimoramento do experimento Compact Muon Solenoid (CMS), o qual irá preparar o experimento para a futura operação com alta luminosidade do acelerador (HL-LHC). Esse aprimoramento do colisor irá aumentar substancialmente a taxa de colisões de partículas do experimento, abrindo novas possibilidades para a descoberta da nova física e, ao mesmo tempo, apresentar desafios importantes para o detector em novas e difíceis condições operacionais.Na fase 2 do aprimoramento do rastreador do CMS, o novo sistema de leitura e processamento online será instalado na eletrônica de back-end do detector. Esse sistema será designado para a leitura, roteamento e pré-processamento dos dados recebidos dos módulos do detector, com a rápida reconstrução de trilhas/faixas de alta impulso transversal para uso no gatilho de nível 1 (L1 Track Finder), e para monitoramento, controle e configuração dos módulos do detector. Para implementar essas funções o novo sistema fará uso intensivo das tecnologias Field-Programmable Gate Array (FPGA), System-on-a-Chip (SoC) e microcontroller (MCU).O novo back-end do rastreador constituirá um sistema com largura de banda e processamento muito altos e, ao mesmo tempo, irá requerer alto nível de confiabilidade e redundância para não impactar o "uptime" da aquisição de dados do experimento e a segurança dos caros e únicos componentes do detector. Finalmente, o sistema precisará ser relativamente compacto e com um consumo de energia gerenciável, de modo a se encaixar na infra estrutura atualmente disponível na caverna de serviço USC55 no ponto 5 do LHC, e para apresentar uma relação de custo/desempenho favorável. Para atender aos requerimentos informados anteriormente e para produzir um sistema que represente um bom compromisso entre eles, a atividade de pesquisa será focada na otimização do uso do hardware disponível e dos recursos de desenvolvimento.Na minha pesquisa irei focar nos seguintes aspectos principais, objetivando o upgrade da fase 2 do rastreador do detector:a) Desenvolvimento do firmware para as FPGAs das placas ATCA Data, Trigger and Control (DTV) para os rastreadores externo e interno, para as placas ATCA de reconhecimento dos rastros a elas associadas e para os microcontroladores e SoCs responsáveis pela operação.b) O desenvolvimento do firmware dos componentes da FPGA responsáveis pela comunicação óptica da placas DTC com os demais componentes do sistema back-end, como os chips de comunicação lpGBT instalados nos módulos do rastreador.c) O desenvolvimento de firmware para placas FPGA com interface PCIe e os correspondentes softwares desenvolvidos para executar em computadores, objetivando o desenvolvimento de algoritmos de computação híbrida usados na reconstrução dos eventos de colisão com baixa latência.d) A implementação da funcionalidade JTAG master no mezanino OpenIPMC-HW, o qual excede e estende a funcionalidade inicialmente planejada para o desenvolvimento do JTAG switch module. Esse desenvolvimento também irá envolver a otimização do local de produção no Brasil do mezanino OpenIPMC-HW.