Hardware acelerador baseado em fpga para a estrutura de rede do 5g utilizando técnica de pré-codificação do sinal ufmc com linguagem opencl

• Processo: 23/04992-0
• Modalidade de apoio: Bolsas no Brasil - Iniciação Científica
• Vigência (Início): 01 de julho de 2023
• Vigência (Término): 30 de junho de 2024
• Área do conhecimento: Engenharias - Engenharia Elétrica - Telecomunicações
• Pesquisador responsável: Rangel Arthur
• Beneficiário: Gabriel Pedro Paião
• Instituição Sede: Faculdade de Tecnologia (FT). Universidade Estadual de Campinas (UNICAMP). Limeira , SP, Brasil
• Assunto(s): Circuitos FPGA
• Palavra(s)-Chave do Pesquisador: Fpga | Papr | Pré-Codificação | Ufmc | Fpga

Resumo

Esse projeto de pesquisa visa o estudo e o desenvolvimento de um hardware acelerador baseado em FPGA para a estrutura de rede de acesso por rádio, do inglês Radio Access Network (RAN) do 5G que utilize da linguagem de programação Open Computing Language (OpenCL) e da técnica de pré-codificação do sinal UFMC, sigla do inglês Universal Filtered Multi-Carrier. O sistema de transmissão e recepção UFMC realizará os procedimentos de fazer o mapeamento, pré-codificação, manipulação e posteriormente, no receptor, fará o processo inverso, quando o sinal for recebido e enviado ao equipamento de rádio para chegar até o usuário final. Essas funções serão divididas entre o computador e o hardware FPGA, de forma que este funcione como um acelerador e descarregue o processamento que inicialmente estaria concentrado apenas no computador. Este trabalho será feito inicialmente através de simulação e, posteriormente, por implementação na placa FPGA.A técnica de pré-codificação a ser utilizada deve inserir um código baseado em cosseno de raiz quadrada, do inglês Square Root Raised Cosine (SRC) no sinal original. Com seu desenvolvimento, busca-se reduzir a relação entre potência de pico e média, do inglês Peak to Average Power Ratio (PAPR) da forma de onda gerada e a taxa de erros de bit, do inglês Bit Error Rate (BER), que são parâmetros importantíssimos para se medir a integridade de um sinal de telecomunicação. Para análise de resultados, pretende-se comparar a implementação feita em FPGA com o modelo tradicional, sem o dispositivo acelerador.