Verificação baseada em UVM aplicada em ASIC de leitura para detectores gasosos de micro padrões

• Processo: 24/06703-8
• Modalidade de apoio: Bolsas no Brasil - Iniciação Científica
• Data de Início da vigência: 01 de agosto de 2024
• Data de Término da vigência: 31 de julho de 2025
• Área de conhecimento: Engenharias - Engenharia Elétrica - Circuitos Elétricos, Magnéticos e Eletrônicos
• Pesquisador responsável: Bruno Cavalcante de Souza Sanches
• Beneficiário: Nicolas Abgar Tavares Guimarães
• Instituição Sede: Escola Politécnica (EP). Universidade de São Paulo (USP). São Paulo , SP, Brasil
• Vinculado ao auxílio: 20/04867-2 - Física e instrumentação de altas energias com o LHC-CERN, AP.ESP
• Assunto(s): Circuitos integrados Física de partículas Microeletrônica
• Palavra(s)-Chave do Pesquisador: Circuitos Integrados | Detectores Gasosos | fisica de particulas | System Verilog | Uvm | verificação | Microeletrônica

Resumo

O projeto aqui proposto tem como intuito desenvolver um ambiente de verificação utilizando a linguagem System Verilog e a metodologia UVM para o chip SALSA, um circuito integrado para leitura e processamento de sinais advindos de detectores gasosos, principalmente os utilizados no campo da física de partículas. Esse circuito integrado traz a inovação da alta configurabilidade, principalmente nos parâmetros analógicos, sendo possível de ser utilizado em detectores gasosos de micro padrões, de wire chambers e fotomultiplicadores, além disso já tem uso previsto no Laboratório Nacional de Brookhaven (Estados Unidos). Dessa forma, por se tratar de uma nova peça tecnológica, faz-se necessária uma verificação para garantir o funcionamento adequado e evitar custos de produção de protótipos falhos. Entretanto, por se tratar de um chip desenvolvido a partir de circuitos que não existem previamente no mercado, não há propriedades intelectuais de verificação disponíveis para testar esse tipo de circuito integrado, necessitando de um ambiente de verificação novo, com códigos e métodos próprios. Logo, torna-se interessante criar esse ambiente de verificação de forma moderna ao utilizar o System Verilog e a metodologia UVM que são ambos altamente utilizados na verificação de chips atualmente, como também permitem a criação de um sistema de testagem versátil, modular e de boa reusabilidade, se enquadrando perfeitamente no processo iterativo de produção de protótipos para tal circuito integrado.