Síntese de sistemas digitais em VHDL para tecnologias FPGA e ASIC

• Processo: 98/02209-2
• Modalidade de apoio: Bolsas no Brasil - Iniciação Científica
• Data de Início da vigência: 01 de maio de 1998
• Data de Término da vigência: 30 de abril de 1999
• Área de conhecimento: Engenharias - Engenharia Elétrica - Eletrônica Industrial, Sistemas e Controles Eletrônicos
• Pesquisador responsável: Jose Carlos Pereira
• Beneficiário: Fabio Alves Ferreira
• Instituição Sede: Escola de Engenharia de São Carlos (EESC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
• Assunto(s): Circuitos FPGA VHDL (linguagem de programação) Modelagem computacional
• Palavra(s)-Chave do Pesquisador: Asic | Fpga | Sintese Digital | Vhdl

Resumo

Este trabalho tem por objetivo implementar sistemas integrados através de uma linguagem para descrição de hardware (VHDL), acompanhando todas as fases de sua síntese. Primordialmente, o que se pretende é formar recursos humanos para atuar nesta técnica de modelamento, onde o projetista acompanha todas as etapas do projeto (edição, compilação, simulação, otimização, síntese, implementação do FPGA/ASIC, ETC), desde a sua concepção até o layout final, através de uma entrada textual. Para tanto, serão estudados pacotes de software para síntese digital como mentor Graphics, altera, Xilinx, Synopsys, etc. (AU)