Desenvolvimento, implementação e análise de algoritmos para otimização de planos de teste de unidades funcionais, com variados graus de paralelismo, em circuitos bist

• Processo: 99/07740-0
• Modalidade de apoio: Auxílio à Pesquisa - Regular
• Data de Início da vigência: 01 de dezembro de 1999
• Data de Término da vigência: 30 de novembro de 2001
• Área do conhecimento: Engenharias - Engenharia Elétrica - Circuitos Elétricos, Magnéticos e Eletrônicos
• Pesquisador responsável: Wang Jiang Chau
• Beneficiário: Wang Jiang Chau
• Instituição Sede: Escola Politécnica (EP). Universidade de São Paulo (USP). São Paulo , SP, Brasil
• Assunto(s): Circuitos integrados
• Palavra(s)-Chave do Pesquisador: Bist | Otimizacao | Sintese De Alto Nivel | Sintese Para Testabilidade | Testabilidade | Teste De Cis

Resumo

O projeto objetiva a implementação e análise de algoritmos série e paralelo para a otimização de planos de teste de Unidades Funcionais (UFs) gerados por sintetizador de alto-nível. Os algoritmos são orientados por informações técnicas previamente catalogadas, específicas a cada tipo de UF, obtidas após uma simulação de falhas. Como desdobramento natural dessa implementação, será buscada um algoritmo híbrido único, mais flexível, que contemple todos os níveis de paralelismo entre o teste série e paralelo, e que satisfaça, da forma mais próxima possível, os critérios estabelecidos pelo usuário, como sobre área, cobertura de falhas e tempo de teste otimizados ao máximo. Este projeto prevê o atendimento dos seguintes objetivos específicos: estudo, implementação e análise de algoritmo para a obtenção de plano serial e paralelo de teste de UFs; definição de modelo para base de dados com pré-caracterização de testabilidade para UFs; caracterização de teste para UFs através de sistemas de síntese RTL; e comparação entre os algoritmos série e paralelo para o desenvolvimento de uma solução única (híbrida). (AU)