Suporte em software para o conjunto de instruções SPARC16

• Processo: 09/02270-0
• Modalidade de apoio: Bolsas no Brasil - Doutorado Direto
• Data de Início da vigência: 01 de julho de 2009
• Data de Término da vigência: 30 de abril de 2013
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Rodolfo Jardim de Azevedo
• Beneficiário: Bruno Cardoso Lopes
• Instituição Sede: Instituto de Computação (IC). Universidade Estadual de Campinas (UNICAMP). Campinas , SP, Brasil
• Assunto(s): Arquitetura e organização de computadores Sistemas embarcados Softwares Compressão de dados Montadores e compiladores
• Palavra(s)-Chave do Pesquisador: Arquitetura de Computadores | Compiladores | compressão | Compressão de Código | Sistemas Embarcados | Compiladores e Arquitetura de Computadores

Resumo

Diversas técnicas de compressão de código têm sido utilizadas em trabalhos acadêmicos e comerciais. Elas possibilitam a presença de processadores com requisitos de memória inferiores, ganhos de desempenho sensíveis e redução do consumo de potência. Isto é decorrência da diminuição dos cache misses, quando da compressão de código. Neste trabalho pretende-se aplicar técnicas de compressão em um processador SPARC, com o objetivo de alcançar os ganhos citados. A base de pesquisa consiste no estudo de técnicas de compressão existentes, dentre elas, algumas consagradas e desenvolvidas na UNICAMP. Espera-se com este trabalho desenvolver o suporte completo em compiladores para a técnica de compressão e implementar a base do suporte a esta arquitetura em um sistema operacional. A presença do compilador junto a uma implementação em hardware desenvolvida por outro trabalho de dissertação de mestrado, deve obter resultados práticos e ter parâmetros para comparação com os poucos trabalhos que chegaram a vias de implementação nesta área. O back-end SPARC de um compilador consagrado será usado como base para a implementação em software e o código gerado será testado em uma alteração em hardware do processador Leon 3. O modelo de codificação é baseado na redução do tamanho das instruções, de 32 bits para 16 bits. Técnicas similares já foram desenvolvidas para o processador MIPS, gerando o MIPS16 e ARM, gerando o Thumb. (AU)

Publicações acadêmicas

(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)

LOPES, Bruno Cardoso. Design and evaluation of compact ISAs. 2014. Tese de Doutorado - Universidade Estadual de Campinas (UNICAMP). Instituto de Computação Campinas, SP.