Representação de algoritmos evolutivos em cluster de FPGAs para projetos de redes de larga-escala

• Processo: 11/20053-6
• Modalidade de apoio: Bolsas no Brasil - Iniciação Científica
• Vigência (Início): 01 de janeiro de 2012
• Vigência (Término): 31 de maio de 2013
• Área do conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Vanderlei Bonato
• Beneficiário: Andre Bannwart Perina
• Instituição Sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
• Bolsa(s) vinculada(s): 12/10140-1 - Análise do particionamento de um projeto de redes de larga-escala em cluster de FPGAs, BE.EP.IC
• Assunto(s): Computação reconfigurável Computação evolutiva Algoritmos evolutivos
• Palavra(s)-Chave do Pesquisador: computação evolutiva | Computação Reconfigurável | Projetos de Rede de Larga Escala | Arquitetura de Hardware

Resumo

Vários problemas do mundo real estão relacionados ao projeto de redes, como projeto de circuitos de energia elétrica, malhas viárias, redes de telecomunicações, entre outros. Em geral, esses problemas podem ser modelados por meio de grafos, que manipulam milhares ou milhões de nós (variáveis de entrada), tornando impraticável a obtenção de soluções em tempo real. Esses cenários são classificados como Problemas de Projeto de Redes (PPRs), que envolvem problemas combinatórios em que se busca encontrar a rede de grafo mais adequada (menor custo, tempo, trajeto). A solução desses problemas é, em geral, computacionalmente complexa. Nesse sentido, metaheurísticas como Algoritmos Evolutivos (AEs) têm sido amplamente investigadas. Diversas pesquisas mostram que o desempenho de AEs para PPRs pode ser aumentado significativamente por meio de representações mais apropriada. O objetivo deste trabalho é expandir uma implementação em FPGA (Field-Programmable Gate Array) baseada em uma representação denominada nó-profundidade (RNP) para resolver problemas compostos por mais de 100 mil nós. A implementação será realizada em uma plataforma composta por um Cluster de FPGAs.(AU)