Suporte à execução em FPGA de processadores gerados automaticamente

• Processo: 17/04018-2
• Modalidade de apoio: Bolsas no Brasil - Iniciação Científica
• Data de Início da vigência: 01 de maio de 2017
• Data de Término da vigência: 30 de abril de 2018
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Rodolfo Jardim de Azevedo
• Beneficiário: Lucas de Camargo Barros de Castro
• Instituição Sede: Instituto de Computação (IC). Universidade Estadual de Campinas (UNICAMP). Campinas , SP, Brasil
• Assunto(s): Arquitetura e organização de computadores Microprocessadores
• Palavra(s)-Chave do Pesquisador: board support package | FabScalar | Fpga | Processador | Processadores

Resumo

Ao longo dos últimos anos, processadores multi-núcleo vêm ganhando cada vez mais espaço no mercado, permitindo uma grande diversidade de arquiteturas homogêneas. Apesar da possibilidade de se ter múltiplos cores trabalhando em conjunto, eles normalmente são idênticos ou com duas variações (big.LITTLE), deixando poucas alternativas micro-arquiteturais (tamanho de pipeline, número de unidades de execução, etc) ao projetista, até que recentemente foi desenvolvida uma ferramenta para facilitar a exploração de distintas micro-arquiteturas, denominada FabScalar, que possibilita a geração de mais de 30.000 configurações de cores. Esta ferramenta está sendo flexibilizada mais ainda através do trabalho de doutorado de Priscila Aparecida de Moraes Ioris entitulado "Automação na síntese de processadores", que busca criar uma metodologia e ferramental capaz de gerar processadores com distintas microarquiteturas e com diferentes ISA para flexibilizar a execução de aplicações. Durante a fase de experimentação e avaliação, é desejável que estes novos processadores possam ser implementados em FPGA (Field Programmable Gate Array), circuito programável e altamente eficiente. Desta forma, este projeto de iniciação científica se propõe a estudar e criar o Board Support Package (BSP), responsável por permitir que o processador gerado pela nova ferramenta possa ser implementado em FPGA e se comunique com outros dispositivos, como memória e periféricos, respeitando a generalidade e eficiência que o mesmo requer. (AU)