Implementação de algoritmo criptográfico pós-quântico para RISC-V em FPGAs

• Processo: 25/12001-9
• Modalidade de apoio: Bolsas no Brasil - Iniciação Científica
• Data de Início da vigência: 01 de fevereiro de 2026
• Data de Término da vigência: 31 de janeiro de 2027
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação
• Pesquisador responsável: Ricardo Menotti
• Beneficiário: Cauã Borges Faria
• Instituição Sede: Centro de Ciências Exatas e de Tecnologia (CCET). Universidade Federal de São Carlos (UFSCAR). São Carlos , SP, Brasil
• Vinculado ao auxílio: 22/00209-6 - Tecnologias quânticas de segunda geração, AP.TEM
• Assunto(s): Circuitos FPGA Hardware
• Palavra(s)-Chave do Pesquisador: criptografia pós-quântica | Dilithium | Fpga | Kyber | Risc-V | SpinalHDL | Hardware

Resumo

Este projeto propõe a implementação e validação de um System-on-Chip (SoC) baseado no processador VexRiscv (RISC-V) para execução de um algoritmo de criptografia pós-quântica padronizado, como ML-KEM (Kyber) e ML-DSA (Dilithium). O trabalho integra três eixos: (1) projeto de hardware de alto nível via SpinalHDL, uma DSL em Scala que gera RTL otimizado para FPGAs e acelera a verificação funcional; (2) aceleração de operações criptográficas em hardware, com ênfase em transformadas de números e técnicas de resistência a side-channels; (3) validação em bare-metal com testes KAT e análise de desempenho. A metodologia envolve estudo das abstrações do SpinalHDL, configuração do SoC com periféricos essenciais, análise matemática dos algoritmos PQC, implementação em C otimizado para RISC-V e avaliação de desempenho. Espera-se obter um processador RISC-V estendido com instruções customizadas para PQC, módulos RTL parametrizáveis e métricas comparativas entre implementações em software e hardware, contribuindo para a integração de técnicas de síntese de alto nível com padrões criptográficos emergentes para estudar riscos de ataques quânticos em sistemas embarcados. (AU)