ChipCflow - Desenvolvimento dos operadores a fluxo de dados assíncronos em FPGA

• Processo: 10/08482-6
• Modalidade de apoio: Bolsas no Brasil - Iniciação Científica
• Data de Início da vigência: 01 de agosto de 2010
• Data de Término da vigência: 31 de julho de 2011
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Jorge Luiz e Silva
• Beneficiário: Carlos Alberto de Magalhães Massera Filho
• Instituição Sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
• Assunto(s): Processamento de imagens
• Palavra(s)-Chave do Pesquisador: Arquitetura a Fluxo de Dados | Arquiteturas Paralelas Reconfiguráveis | Densidade do FPGA | Linguagem VHDL | Operador assíncrono | Processamento de Imagem | Arquiteturas Paralelas Reconfiguráveis

Resumo

Diferente dos processadores tradicionais, a Lei de Moore foi um dos motivos que motivou a geração de multiplos cores e até o momento vem sendo a solução para o problema de excesso de consumo e operação segura de sistemas com milhões de transistores. Em termos de software, o paralelismo será uma tendência nos próximos anos. Um dos desafios é criar ferramentas para programadores que usam HLL (High Level Language) para produzir hardware. Estas ferramentas devem usar a experiência máxima dos programadores e podem por exemplo utilizar a flexibilidade do FPGA (Field Programmable Gate Array) na geração do hardware. O principal aspecto das ferramentas existentes que convertem HLL directamente em hardware são os gráficos de dependência. Por outro lado, uma arquitetura de fluxo de dados dinâmico tem paralelismo implícito e utilizam tagged-token para a identificação de dados parceiros. ChipCflow é uma ferramenta para converter C diretamente em hardware que tem como base o modelo de arquitetura a fluxo de dados dinâmico em ambiente reconfigurável. Até o momento, utilizava-se um clock interno aos operadores a fluxo de dados, deixando para o assincronismos ocorrer entre os operadores. Nesta implementação, será implementado um operador assíncrono.