Metodologia e projeto de ferramenta para co-simulação entre VHDL e SystemC

Autor(es)

Richard Maciel Costa

• Tipo de documento: Dissertação de Mestrado
• Imprenta: Campinas, SP.
• Instituição: Universidade Estadual de Campinas (UNICAMP). Instituto de Computação
• Data de defesa: 2008-08-15

Membros da banca

Sandro Rigo; Roberto A Hexsel; Rodolfo Jardim de Azevedo

• Orientador: Sandro Rigo; Guido Costa Souza de Araújo

Resumo

Em um passado recente os sistemas eram constituídos de partes discretas tais como microprocessadores, memórias e Application Specific Integrated Circuits (ASICs). Essa separação clara e simples tornava possível a especificação ser feita por uns poucos projetistas utilizando uma abordagem top-down: a partir de um modelo comportamental ou Register-Transfer Level (descritos em VHDL, por exemplo), progressivamente refinando o modelo ate o nível Transistor-to-Transistor. Entretanto, o avanço contínuo do processo de miniaturização de transistores possibilitou a criação de sistemas completos integrados em um único chip (também chamados de System-on-chip). Dado que esses sistemas s~ao tipicamente constituídos por diversos componentes complexos, um nível mais alto de abstração - o de sistema - foi criado, juntamente com suas linguagens associadas (como a linguagem SystemC), para facilitar o trabalho dos projetistas. As linguagens utilizadas para modelar no nível de sistema são diferentes das linguagens utilizadas para modelar nos níveis comportamental e Register-Transfer. Assim, surge o problema de como co-verificar componentes descritos em diferentes níveis de abstração; característica desejável para projetos de grande porte, já que fornece uma garantia de interoperabilidade entre os componentes no sistema final. Este trabalho, então, apresenta uma metodologia para resolver o problema de co-simulação entre a linguagem de descrição de hardware VHDL e a linguagem de descrição de sistema SystemC através do uso da Verilog Procedural Interface (VPI). Alem da metodologia em si, descreve-se o trabalho no sentido de criar um arcabouço para validar a metodologia e testes comparativos entre a implementação feita e uma ferramenta comercial popular. (AU)

• Processo FAPESP: 03/09792-5 - Sintese de instrucoes para arquiteturas risc.
• Beneficiário: Richard Maciel Costa
• Modalidade de apoio: Bolsas no Brasil - Mestrado