| Processo: | 10/02913-5 |
| Linha de fomento: | Bolsas no Brasil - Mestrado |
| Vigência (Início): | 01 de setembro de 2010 |
| Vigência (Término): | 31 de julho de 2011 |
| Área do conhecimento: | Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação |
| Pesquisador responsável: | Guido Costa Souza de Araújo |
| Beneficiário: | André Oliveira Loureiro Do Baixo |
| Instituição-sede: | Instituto de Computação (IC). Universidade Estadual de Campinas (UNICAMP). Campinas , SP, Brasil |
| Assunto(s): | Arquitetura e organização de computadores Paralelismo |
Resumo Este projeto propõe um modelo de arquitetura que permite a execução especulativa paralela de laços em arquiteturas multicore, utilizando técnicas de compilação baseadas em DOPIPE. A arquitetura proposta suporta a detecção, em tempo de execução, de violações de consistência sequencial entre as iterações dos laços, e também permite operações eficientes de commit e abort. Este objetivo é atingido adicionando novos bits nas linhas de cache, e uma pequena lógica adicional. Não é necessária nenhuma alteração no protocolo de coerência de cache. O impacto dos bits adicionais é baixo, e pode ser amortizado com o aumento contínuo do número de transistores. A fim de avaliar tal impacto, os requerimentos em relação ao tamanho da cache foram medidos para loops da suíte SPEC CINT 2000, revelando necessidades compatíveis com o tamanho das caches encontradas em processadores atuais.Apesar disso, múltiplas versões de dados causam uma série de problemas como o aumento do tráfego entre caches e memória. Além disso, como é necessário mais espaço nas caches, a taxa de misses pode aumentar também. Finalmente, a eficiência do mecanismo proposto precisa ser verificada. Esta eficiência inclui não apenas o atraso proveniente das novas ações que a arquitetura deve realizar, mas também do número de aborts que uma aplicação sofrerá quando for executada na arquitetura aqui proposta. Para avaliar tais possíveis problemas, a arquitetura será implementada no simulador "cycle accurate" SESC. Ainda, a arquitetura aqui proposta será expandida a fim de suportar a execução de códigos paralelizados através de outras técnicas. | |