Combinando transformações de computação e de dados para arquiteturas reconfiguráveis de grão fino

• Processo: 11/11040-8
• Modalidade de apoio: Bolsas no Brasil - Doutorado
• Data de Início da vigência: 01 de setembro de 2011
• Data de Término da vigência: 30 de setembro de 2015
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Eduardo Marques
• Beneficiário: Cristiano Bacelar de Oliveira
• Instituição Sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
• Bolsa(s) vinculada(s): 12/21068-0 - Combinando transformações de computação e de dados para arquiteturas reconfiguráveis de grão fino, BE.EP.DR
• Assunto(s): Computação de alto desempenho Computação reconfigurável Arquitetura e organização de computadores
• Palavra(s)-Chave do Pesquisador: Arquiteturas Reconfiguráveis | Compiladores | Computacão de Alto Desempenho | otimização | Computação Reconfigurável

Resumo

A demanda por alto desempenho em sistemas computacionais cresceu consideravelmente nos últimos anos. Aplicações para análise complexa de grande quantidade de dados estão hoje presentes em várias áreas, fato que contribuiu para o desenvolvimento de máquinas para computação paralela. Uma alternativa para construção dessas máquinas é o uso de FPGA's, devido à flexibilidade de desenvolvimento possibilitada por estes dispositivos em conjunto com sua capacidade computacional. Entretanto, programar efetivamente estes dispositivos, explorando o paralelismo de forma eficiente, exige conhecimentos de hardware e habilidades específicas. Isto limita o número de desenvolvedores em função da predominância do paradigma de programação tradicionalmente sequencial imposto pelas linguagens imperativas. Neste cenário, ferramentas capazes de mapear códigos escritos em linguagens de alto nível diretamente em hardware assumem grande importância ao facilitarem o desenvolvimento de aplicações para estas arquiteturas. Esta tarefa, por sua vez, é complexa, dadas as inúmeras configurações possíveis em arquiteturas de hardware reconfigurável. Parte dos problemas enfrentados neste processo são relativos ao mapeamento, gerenciamento e acesso a memórias, uma vez que a latência para leitura e escrita de dados têm sido um gargalo para aplicações de alto desempenho. A fim de contribuir para minimizar estes problemas, a proposta deste projeto de doutorado consiste em pesquisar e desenvolver técnicas para geração de códigos otimizados para hardware reconfigurável, considerando aspectos relativos ao mapeamento, gerenciamento e acesso à memória. Com isto, espera-se prover mecanismos que facilitem a implementação de produtos e projetos relacionados a aplicações de computação de alto desempenho que envolvam o uso de arquiteturas reconfiguráveis, promovendo uma maior absorção desta tecnologia pela indústria e governo. (AU)

Publicações acadêmicas

(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)

OLIVEIRA, Cristiano Bacelar de. LALP+ : um framework para o desenvolvimento de aceleradores de hardware em FPGAs. 2015. Tese de Doutorado - Universidade de São Paulo (USP). Instituto de Ciências Matemáticas e de Computação (ICMC/SB) São Carlos.