Projetando uma arquitetura manycore com suporte nativo a paralelismo baseado em tarefas

• Processo: 17/02682-2
• Modalidade de apoio: Bolsas no Brasil - Mestrado
• Data de Início da vigência: 01 de julho de 2017
• Data de Término da vigência: 02 de julho de 2019
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Acordo de Cooperação: Coordenação de Aperfeiçoamento de Pessoal de Nível Superior (CAPES)
• Pesquisador responsável: Alfredo Goldman vel Lejbman
• Beneficiário: Lucas Henrique Morais
• Instituição Sede: Instituto de Matemática e Estatística (IME). Universidade de São Paulo (USP). São Paulo , SP, Brasil
• Bolsa(s) vinculada(s): 18/00687-0 - Adicionando suporte nativo de escalonamento de tarefas a um processador rocket chip RISC-V multi-core, BE.EP.MS
• Assunto(s): Supercomputadores
• Palavra(s)-Chave do Pesquisador: Computation offloading | computer architecture | FPGA Prototyping | Hardware Acceleration | parallel computing | Task parallelism | Computação paralela

Resumo

Ao longo da última década, a vasta presença de sistemas multi-core em aplicações desde celulares até computadores pessoais fez com que o desenvolvimento de boas técnicas de paralelização se tornasse um tópico de pesquisa de primeira importância. Nesse contexto, a Paralelização Baseada em Tarefas (Task Parallelism) surge como um relevante paradigma de programação paralela, permitindo que aplicações dos mais diversos domínios pudessem ser paralelizadas sem demasiado esforço de programação. De fato, a partir de nada mais do que algumas anotações de código providas pelo programador, a Paralelização Baseada em Tarefas procura permitir que programas imperativos possam ser executados de maneira dataflow, assumindo um papel semelhante ao desempenhado pelo Algoritmo de Tomasulo em processadores superescalares para permitir paralelismo a nível de instrução (ILP).Por outro lado, uma vez que a Paralelização Baseada em Tarefas depende da inferência automatizada de relações de dependência entre tarefas, o desempenho de aplicações baseadas nesse paradigma é fortemente vinculada à velocidade com que o runtime de software dando suporte ao paradigma pode realizar tais inferências. Sendo assim, diversos times de pesquisa provenientes de grupos como LG (EUA), MagiCore (Finlândia), Technion (Israel), TU Berlin e o Centro de Supercomputação de Barcelona propuseram aceleradores em hardware para aumentar a velocidade de inferência de dependências entre tarefas de runtimes com suporte a esse paradigma. Infelizmente, no entanto, o desempenho dessas soluções é severamente prejudicado pelo uso de mecanismos de comunicação de alta latência ou baixa banda para conectar o acelerador ao restante do sistema. Isto posto, aproveitando a experiência adquirida em uma anterior colaboração de pesquisa entre LG e Unicamp, a presente proposta tem por meta superar tais limitações através da definição e implementação de uma nova arquitetura de processadors em que (1) um suporte em hardware a escalonamento de tarefas profundamente integrado ao restante do sistema e (2) instruções de processador especificamente projetadas para realizar atividades relacionadas a escalonamento de tarefas eliminam boa parte das penalidades de comunicação entre o runtime e o acelerador em hardware para resolução de dependências, o que deve expandir consideravelmente a aplicabilidade do paradigma de Paralelização Baseada em Tarefas. (AU)

Publicações científicas

(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)

MORAIS, LUCAS; SILVA, VITOR; GOLDMAN, ALFREDO; ALVAREZ, CARLOS; BOSCH, JAUME; FRANK, MICHAEL; ARAUJO, GUIDO; ASSOC COMP MACHINERY. Adding Tightly-Integrated Task Scheduling Acceleration to a RISC-V Multi-core Processor. MICRO'52: THE 52ND ANNUAL IEEE/ACM INTERNATIONAL SYMPOSIUM ON MICROARCHITECTURE, v. N/A, p. 12-pg., 2019-01-01. (17/02682-2, 14/25694-8, 18/00687-0)

Publicações acadêmicas

(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)

MORAIS, Lucas Henrique. Adicionando suporte nativo a paralelismo de tarefas a um sistema RISC-V multicore com suporte a Linux. 2019. Dissertação de Mestrado - Universidade de São Paulo (USP). Instituto de Matemática e Estatística (IME/SBI) São Paulo.