Influência de Parâmetros Tecnológicos e Geométricos sobre o Desempenho de Transistores SOI de Canal Gradual

• Processo: 12/24185-7
• Modalidade de apoio: Bolsas no Brasil - Mestrado
• Data de Início da vigência: 01 de março de 2013
• Data de Término da vigência: 28 de fevereiro de 2015
• Área de conhecimento: Engenharias - Engenharia Elétrica - Medidas Elétricas, Magnéticas e Eletrônicas, Instrumentação
• Pesquisador responsável: Michelly de Souza
• Beneficiário: Rafael Assalti
• Instituição Sede: Centro Universitário FEI (UNIFEI). Campus de São Bernardo do Campo. São Bernardo do Campo , SP, Brasil
• Assunto(s): Microeletrônica Semicondutores Transistores MOSFET Tecnologia SOI CMOS
• Palavra(s)-Chave do Pesquisador: Cmos | Dispositivos Semicondutores | eletrônica analógica | Microeletrônica | Tecnologia SOI | Transistores MOSFET | Dispositivos Semicondutores

Resumo

A tecnologia Silício-sobre-Isolante (Silicon-On-Insulator - SOI) tem se constituído numa importante alternativa para sustentar a contínua redução das dimensões enfrentada pela tecnologia CMOS. Atualmente uma grande quantidade de estudos pode ser encontrada com respeito à operação de transistores SOI em circuitos digitais. Entretanto, poucas publicações têm demonstrado o excelente potencial destes dispositivos quando empregados em aplicações analógicas, com desempenho superior à tecnologia MOS convencional. Apesar do grande número de vantagens, os transistores SOI apresentam reduzida tensão de ruptura de dreno, devido ao efeito de corpo flutuante, que leva à ativação do transistor bipolar parasitário associado ao transistor MOS. Com o intuito de reduzir a ocorrência dos efeitos bipolares parasitários e melhorar as propriedades analógicas de transistores SOI, aumentando a tensão de ruptura dos dispositivos, foi projetada uma nova estrutura denominada transistor SOI de Canal Gradual (Graded-Channel (GC) SOI MOSFET). Resultados apresentados para esta estrutura demonstram resultados relevantes em nível de dispositivos e de circuitos. Os primeiros transistores GC SOI reportados na literatura foram implementados em tecnologia SOI de camada fina, com a região do canal totalmente depletada. Embora esta tecnologia apresente inúmeras vantagens, a tecnologia SOI parcialmente depletada (PD) apresenta maior grau de maturidade tecnológica e já vêm sendo utilizada para a implementação de alguns circuitos comerciais de alto desempenho. Recentemente, transistores GC SOI foram implementados com sucesso em tecnologia PD SOI, também demonstrando melhora no desempenho analógico. Resultados recentes de transistores GC SOI mostram que, para uma determinada tecnologia, existe um comprimento de região fracamente dopada que, independentemente do comprimento total de canal, proporciona o maior aumento do ganho de tensão de malha aberta em comparação com um transistor de canal uniformemente dopado de mesma dimensão. Neste trabalho de mestrado será realizado um estudo da influência de parâmetros tecnológicos e geométricos sobre a operação de transistores SOI, com canal uniformemente dopado ou gradual. Uma especial ênfase será dada às propriedades analógicas destes transistores. Serão realizadas medidas elétricas em corrente contínua em transistores de canal gradual oriundos de diferentes tecnologias, além de simulações numéricas bidimensionais de processo e dispositivos, variando as espessuras da camada de silício e concentração de dopantes, bem como o comprimento de canal e da região fracamente dopada, visando estender a análise para tecnologias mais recentes.