Escalonamento de threads e páginas em sistemas NUMA

• Processo: 17/09065-9
• Modalidade de apoio: Bolsas no Brasil - Mestrado
• Data de Início da vigência: 01 de março de 2018
• Data de Término da vigência: 02 de julho de 2019
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Alexandro José Baldassin
• Beneficiário: Gustavo Leite
• Instituição Sede: Instituto de Geociências e Ciências Exatas (IGCE). Universidade Estadual Paulista (UNESP). Campus de Rio Claro. Rio Claro , SP, Brasil
• Bolsa(s) vinculada(s): 18/08116-1 - Escalonamento de threads e páginas em sistemas NUMA, BE.EP.MS
• Assunto(s): Arquitetura e organização de computadores Aprendizado computacional Sistemas operacionais
• Palavra(s)-Chave do Pesquisador: Alto Desempenho | Arquitetura de Computadores | Compiladores | Escalonamento | Fpga | otimização | Arquitetura de Computadores

Resumo

Atribuir threads e páginas aos nós de uma arquitetura NUMA de modo à atender a demanda de transferência de dados remotos usando a largura de banda de comunicação e capacidade dos controladores de memória disponíveis na máquina podem apresentar impactos significantes no tempo de execução de programas. Essa atribuição exige lidar com quatro objetivos simultâneos: (a) manter as threads próximas às páginas de memória que elas acessam; (b) distribuir a carga igualmente entre os nós; (c) manter a demanda por memória abaixo da largura de banda dos controladores; (d) reatribuir threads e páginas de maneira à acompanhar o padrão de acesso à memória do programa. Nos últimos anos, vários pesquisadores independentes têm direcionado esforços para solucionar este problema, no entanto, uma solução definitiva ainda não foi encontrada. Nesse sentido, este projeto de pesquisa visa usar técnicas de aprendizado de máquina para melhorar a alocação e migração de páginas e threads em sistemas NUMA. A ideia básica consiste em coletar dados de perfilamento para treinar um sistema de aprendizado, e usá-lo para melhorar o desempenho de um sistema existente, chamado PTB. (AU)

Publicações acadêmicas

(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)

LEITE, Gustavo. Avaliação de desempenho de otimizações de código em aceleradores FPGA. 2019. Dissertação de Mestrado - Universidade Estadual Paulista (Unesp). Instituto de Biociências Letras e Ciências Exatas. São José do Rio Preto São José do Rio Preto.