Ferramenta de mapeamento em alto-nível para arquiteturas heterogêneas com FPGAs e GPUs

• Processo: 18/22289-6
• Modalidade de apoio: Bolsas no Exterior - Estágio de Pesquisa - Doutorado Direto
• Data de Início da vigência: 01 de janeiro de 2019
• Data de Término da vigência: 31 de dezembro de 2019
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Vanderlei Bonato
• Beneficiário: Andre Bannwart Perina
• Supervisor: Juergen Becker
• Instituição Sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
• Instituição Anfitriã: Karlsruhe Institute of Technology (KIT), Alemanha
• Vinculado à bolsa: 16/18937-7 - Ferramenta para exploração do espaço de projeto para arquiteturas heterogêneas de FPGAs e GPUs com foco em consumo de energia, BP.DD
• Assunto(s): Computação de alto desempenho Computação heterogênea Computação reconfigurável Consumo de energia elétrica Linguagem de programação
• Palavra(s)-Chave do Pesquisador: Computação Heterogênea | Computação Reconfigurável | High-Performance Computing | Computação Heterogênea

Resumo

Atualmente, arquiteturas heterogêneas são investigadas para aprimorar o desempenho de computação mantendo o consumo de energia em níveis aceitáveis. Ao utilizar unidades de processamento dedicadas para acelerar partes específicas de uma aplicação, os recursos de hardware são utilizados de uma maneira mais eficiente. Porém, o mapeamento da aplicação nos diferentes aceleradores ainda é um desafio, necessitando de conhecimentos além do domínio de software, de modo a entender quais segmentos de uma aplicação se adequam melhor ao hardware disponível. Atualmente, há ferramentas que dão suporte à linguagens unificadas para simplificar a programação destes sistemas heterogêneos. Porém, ainda há uma grande dependência do usuário para definir o processo de mapeamento. Neste trabalho, é proposta uma ferramenta para inferir as regiões mais adequadas de um código em alto-nível, para serem mapeadas em FPGA ou GPU através de estimações de performance e energia. Além disso, exploração de espaço de projeto é proposto para permitir ainda mais otimizações, com todas as etapas realizadas sem a necessidade de síntese em FPGA, uma tarefa demasiadamente demorada. (AU)

Publicações científicas

(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)

PERINA, ANDRE BANNWART; BECKER, JUERGEN; BONATO, VANDERLEI; IEEE. ProfCounter: Line-Level Cycle Counter for Xilinx OpenCL High-Level Synthesis. 2019 26TH IEEE INTERNATIONAL CONFERENCE ON ELECTRONICS, CIRCUITS AND SYSTEMS (ICECS), v. N/A, p. 4-pg., 2019-01-01. (18/22289-6, 16/18937-7)

PERINA, ANDRE B.; SILITONGA, ARTHUR; BECKER, JURGEN; BONATO, VANDERLEI. ast Resource and Timing Aware Design Optimisation for High-Level Synthesi. IEEE TRANSACTIONS ON COMPUTERS, v. 70, n. 12, p. 2070-2082, DEC 1 2021. (18/22289-6, 16/18937-7)

PERINA, ANDRE BANNWART; BECKER, JUERGEN; BONATO, VANDERLEI; IEEE. Lina: Timing-Constrained High-Level Synthesis Performance Estimator for Fast DSE. 2019 INTERNATIONAL CONFERENCE ON FIELD-PROGRAMMABLE TECHNOLOGY (ICFPT 2019), v. N/A, p. 4-pg., 2019-01-01. (18/22289-6)