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Identificação de trechos de código para processamento pipeline em aceleradores FPGA para plataformas heterogêneas

Processo: 14/14918-2
Modalidade de apoio:Bolsas no Brasil - Doutorado Direto
Vigência (Início): 01 de janeiro de 2015
Vigência (Término): 01 de março de 2019
Área do conhecimento:Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
Pesquisador responsável:Vanderlei Bonato
Beneficiário:Leandro de Souza Rosa
Instituição Sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
Bolsa(s) vinculada(s):16/13327-6 - Exploração do espaço de projeto em sistemas heterogêneos para aplicações de alto desempenho, BE.EP.DD
Assunto(s):Computação heterogênea   Sistemas embarcados   Circuitos FPGA
Palavra(s)-Chave do Pesquisador:Computação Heterogênea | Esl2Rtl | Fpga | Sistemas Embarcados

Resumo

Computação de alto desempenho é um campo crescente na Ciência de Computação, pois a evolução computacional nos últimos anos criou sistemas que permitem a aquisição de grandes conjuntos de dados, criando o problema de como processar esses dados de forma eficiente. Computação heterogênea apresenta resultados promissores ao lidar com tais conjuntos de dados volumosos através da exploração de computações paralelas e da afinidade pelos processadores das computações. Dentre as plataformas heterogêneas, as mais comuns são GPPs e GPUs trabalhando em conjunto, as quais tem sido exploradas há alguns anos, atingindo um estado-da-arte muito avançado, o que resultou em soluções comerciais comuns. O uso de FPGAs é mais recente e limitado pela complexidade de desenvolvimento, entretanto, apresenta boa eficiência energética e resultados com baixa latência. Neste projeto apresentamos a proposta de uma técnica para a identificação de computações em pipeline em códigos sequenciais em alto nível com a finalidade de serem utilizados na criação de aceleradores em FPGAs para plataformas heterogêneas, uma vez que tais computações são mapeadas de forma eficiente em FPGAs quando comparadas com suas implementações em outros aceleradores como processadores gráficos e arquiteturas multi-core. (AU)

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Publicações científicas
(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)
ROSA, LEANDRO DE SOUZA; BOUGANIS, CHRISTOS-SAVVAS; BONATO, VANDERLEI. Non-iterative SDC modulo scheduling for high-level synthesis. MICROPROCESSORS AND MICROSYSTEMS, v. 86, . (14/14918-2)
ROSA, L. S.; DELBEM, A. C. B.; TOLEDO, C. F. M.; BONATO, V.. Design and analysis of evolutionary bit-length optimization algorithms for floating to fixed-point conversion. APPLIED SOFT COMPUTING, v. 49, p. 447-461, . (14/14918-2)
ROSA, LEANDRO DE SOUZA; BONATO, VANDERLEI; BOUGANIS, CHRISTOS-SAVVAS; IEEE. Scaling Up Loop Pipelining For High-Level Synthesis: A Non-Iterative Approach. 2018 INTERNATIONAL CONFERENCE ON FIELD-PROGRAMMABLE TECHNOLOGY (FPT 2018), v. N/A, p. 8-pg., . (14/14918-2)
Publicações acadêmicas
(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)
ROSA, Leandro de Souza. Exploração Rápida de Códigos para Processamento Pipeline em Aceleradores FPGA. 2019. Tese de Doutorado - Universidade de São Paulo (USP). Instituto de Ciências Matemáticas e de Computação (ICMC/SB) São Carlos.

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