Avaliação e modelagem do transporte de carga em transistores mos nanométricos para projeto de circuitos cmos

• Processo: 16/10832-1
• Modalidade de apoio: Bolsas no Brasil - Doutorado
• Data de Início da vigência: 01 de outubro de 2016
• Data de Término da vigência: 31 de maio de 2020
• Área de conhecimento: Engenharias - Engenharia Elétrica - Materiais Elétricos
• Pesquisador responsável: Marcelo Antonio Pavanello
• Beneficiário: Thales Augusto Ribeiro
• Instituição Sede: Centro Universitário FEI (UNIFEI). Campus de São Bernardo do Campo. São Bernardo do Campo , SP, Brasil
• Assunto(s): Nanoeletrônica Modelagem Mobilidade Transistores MOSFET Semicondutores Medidas elétricas Transporte de carga
• Palavra(s)-Chave do Pesquisador: Medidas Elétricas | Mobilidade | Modelagem | Mosfet | Nanoeletrônica | transporte de carga | Dispositivos Semicondutores

Resumo

Os transistores MOS com múltiplas portas constituem uma promissora alternativa para solucionar os problemas decorrentes da contínua redução das dimensões dos trasistores MOS, devido às excelentes melhoras no desempenho dos dispositivos MOS com dimensões extremamente submicrométricas (deep-submicrometer), com comprimentos de canal inferiores a 14 nm, ocasionada pelo excelente controle das cargas do canal que pode ser obtido com estes transistores.Os transistores de porta dupla ou tripla, como os FinFETs, ou com canal circundante, são exemplos de estruturas que vêm sendo consideradas pela comunidade científica. Recentemente, uma nova estrutura de transistor com múltiplas portas foi proposta, o transistor MOS sem junção (junctionless). Neste transistor as regiões de canal, fonte e dreno são feitas com o mesmo tipo de dopante, não havendo junções PN. Além da ausência de junções, o transporte de cargas nestes transistores se dá de modo completamente distinto daquele que ocorre nos transistores MOS tradicionais (com junções). Os transistores sem junções possuem transporte de cargas baseado no regime de acumulação de portadores na região de canal, enquanto que os transistores com junções se baseiam no fenômeno de inversão.Em virtude desta mudança na física que rege o transporte de cargas nos transistores sem junção, na literatura atual, alguns poucos estudos podem ser encontrados sobre as propriedades de transporte de portadores de carga nestas estruturas avançadas. Entretanto, estas poucas publicações ainda apresentam conclusões preliminares sobre o assunto e todas elas realizam adaptações de técnicas aplicadas a transistores tradicionais, como forma de obter informações sobre o transporte de carga dos transistores sem junções. O conhecimento detalhado e posterior modelagem dos fenômenos físicos que regem o transporte de cargas nos transistores é fundamental, pois impacta diretamente a corrente elétrica e, portanto, o desempenho destes dispositivos em circuitos elétricos. Neste projeto de pesquisas será realizado um estudo comparativo do transporte de cargas em transistores tradicionais e sem junção, ambos com estruturas de múltiplas portas e de dimensões nanométricas. Espera-se obter um novo modelo para a mobilidade dos portadores de carga na região de canal dos transistores MOS sem junções, que considere as peculiaridades de funcionamento destas estruturas, para ser incluído em simuladores de circuitos elétricos.

Publicações científicas

(8)

(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)

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RIBEIRO, THALES AUGUSTO; BARRAUD, SYLVAIN; BERGAMASCHI, FLAVIO ENRICO; PAVANELLO, MARCELO ANTONIO; IEEE. Influence of Fin Width Variation on the Electrical Characteristics of n-Type Junctionless Nanowire Transistors at High Temperatures. 2020 JOINT INTERNATIONAL EUROSOI WORKSHOP AND INTERNATIONAL CONFERENCE ON ULTIMATE INTEGRATION ON SILICON (EUROSOI-ULIS), v. N/A, p. 4-pg., 2020-01-01. (16/10832-1, 19/15500-5)

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RIBEIRO, THALES AUGUSTO; BARRAUD, SYLVAIN; PAVANELLO, MARCELO ANTONIO. Analysis of the Electrical Parameters of SOI Junctionless Nanowire Transistors at High Temperatures. IEEE JOURNAL OF THE ELECTRON DEVICES SOCIETY, v. 9, p. 492-499, 2021. (16/10832-1, 19/15500-5)

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PAVANELLO, MARCELO A.; RIBEIRO, THALES A.; CERDEIRA, ANTONIO; AVILA-HERRERA, FERNANDO; IEEE. Analytical Compact Model for Transcapacitances of Junctionless Nanowire Transistors. 2021 IEEE LATIN AMERICA ELECTRON DEVICES CONFERENCE (LAEDC), v. N/A, p. 4-pg., 2021-01-01. (19/15500-5, 16/10832-1)