Explorando o máximo de memória transactional em hardware

• Processo: 19/10471-7
• Modalidade de apoio: Bolsas no Exterior - Pesquisa
• Data de Início da vigência: 01 de setembro de 2019
• Data de Término da vigência: 31 de agosto de 2020
• Área de conhecimento: Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
• Pesquisador responsável: Alexandro José Baldassin
• Beneficiário: Alexandro José Baldassin
• Pesquisador Anfitrião: João Pedro Faria Mendonça Barreto
• Instituição Sede: Instituto de Geociências e Ciências Exatas (IGCE). Universidade Estadual Paulista (UNESP). Campus de Rio Claro. Rio Claro , SP, Brasil
• Instituição Anfitriã: Universidade de Lisboa, Portugal
• Vinculado ao auxílio: 18/15519-5 - Otimizações de desempenho para arquiteturas multicore, AP.JP2
• Assunto(s): Programação paralela Arquitetura e organização de computadores Memória transacional
• Palavra(s)-Chave do Pesquisador: Arquitetura de Computadores | Memória Transacional | Programação paralela | Arquiteturas Multicore

Resumo

Microprocessadores recentes têm incorporado transações em seus conjuntos de instruções (ISA). Nesse contexto, uma transação é um bloco de instruções que é executado de maneira atômica ("tudo-ou-nada"), isolada de outras transações. Usando o novo ISA, programadores podem delimitar as instruções que formam a transação e o hardware é responsável por prover a semântica transacional. A maioria dos processores, no entanto, provêem transações como uma implementação de menor esforço, significando que o hardware não guarante que um transação seja finalizada, desta forma necessitando de um mecanismo alternativo em software para decidir como continuar. Como consequência, a pesquisa atual em memória transacional tem focado em prover sistemas híbridos (hardware/software) que possam explorar ao máximo o suporte atual do hardware.Este projeto de pesquisa objetiva investigar novas oportunidades para explorar transações em hardware, tanto em termos de desempenho quanto em termos de facilidade de uso. A pesquisa deverá ser conduzida em colaboração com pesquisadores do INESC-ID/IST/ULisboa, Portugal. O grupo de investigação no INESC-ID está liderando a pesquisa em memória transacional na Europa, como evidenciado pelos projetos Euro-TM e Cloud-TM. O plano de trabalho inicial visa integrar o sistema híbrido PhTM*, desenvolvido por este Proponente na UNESP, aos sistemas NV-HTM e DMP-TM, desenvolvidos no INESC-ID/IST/ULisboa, Portugal. Além disso, este projeto de pesquisa alveja construir e consolidar uma forte colaboração com o INESC-ID/IST/ULisboa, o que permitirá uma troca de conhecimento entre as instituições e também trará a futuros alunos um leque mais amplo de oportunidades para pesquisa e colaboração. (AU)

Publicações científicas

(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)

CASTRO, DANIEL; BALDASSIN, ALEXANDRO; BARRETO, JOAO; ROMANO, PAOLO; USENIX ASSOC. SPHT: Scalable Persistent Hardware Transactions. PROCEEDINGS OF THE 19TH USENIX CONFERENCE ON FILE AND STORAGE TECHNOLOGIES (FAST '21), v. N/A, p. 15-pg., 2021-01-01. (19/10471-7, 18/15519-5)

BALDASSIN, ALEXANDRO; MURARI, RAFAEL; DE CARVALHO, JOAO P. L.; ARAUJO, GUIDO; CASTRO, DANIEL; BARRETO, JOAO; ROMANO, PAOLO; MALAWSKI, M; RZADCA, K. NV-PhTM: An Efficient Phase-Based Transactional System for Non-volatile Memory. EURO-PAR 2020: PARALLEL PROCESSING, v. 12247, p. 16-pg., 2020-01-01. (13/08293-7, 18/15519-5, 19/10471-7, 16/15337-9)

BALDASSIN, ALEXANDRO; BARRETO, JOAO; CASTRO, DANIEL; ROMANO, PAOLO. Persistent Memory: A Survey of Programming Support and Implementations. ACM COMPUTING SURVEYS, v. 54, n. 7, SEP 2021. (19/10471-7, 18/15519-5)