Busca avançada
Ano de início
Entree

Marcelo Antonio Pavanello

CV Lattes GoogleMyCitations ResearcherID ORCID


Fundação Educacional Inaciana Padre Sabóia de Medeiros (FEI). Centro Universitário da FEI (UNIFEI). Campus de São Bernardo do Campo  (Instituição-sede da última proposta de pesquisa)
País de origem: Brasil

Possui graduação em Engenharia Elétrica pela FEI (1993), mestrado em Engenharia Elétrica pela Universidade de São Paulo (1996) e doutorado em Engenharia Elétrica pela Universidade de São Paulo (2000). É Professor Titular do Departamento de Engenharia Elétrica e, entre 04/2010 e 01/2020, exerceu a função de Vice-Reitor de Ensino e Pesquisa do Centro Universitário FEI. Possui experiência na área de Engenharia Elétrica, com ênfase em Micro/Nanoeletrônica, atuando principalmente nas áreas de caracterização elétrica, modelagem e simulação de dispositivos eletrônicos fabricados em tecnologia CMOS, com especial atenção para a tecnologia silício sobre isolante (SOI). Atua como coordenador e pesquisador em diversos projetos de pesquisa fomentados por agências como FAPESP, CNPq e Capes. Realizou o projeto e a fabricação de um novo transistor MOS em tecnologia SOI, denominado GC SOI MOSFET, voltado a aplicações analógicas, tendo desenvolvido modelo analítico para permitir o projeto de circuitos integrados com essa estrutura, participando das pesquisas sobre sua utilização em altas e baixas temperaturas, além de sua adoção em amplificadores operacionais. Participou da equipe de pesquisadores que fabricou o primeiro transistor tridimensional tipo FinFET no Brasil em 2012. Em 2017, coordenou o desenvolvimento, fabricação e caracterização elétrica do primeiro nanofio transistor MOS utilizando substratos SOI com espessuras nanométricas no país. Recentemente, suas pesquisas têm sido desenvolvidas nas áreas de utilização da engenharia da região de canal dos transistores MOS para aprimoramento de suas propriedades digitais, analógicas e em circuitos analógicos; modelagem e caracterização elétrica de nanofios transistores MOS tridimensionais; eletrônica criogênica e extração de parâmetros elétricos de dispositivos semicondutores. É autor ou co-autor 6 livros e mais de 300 artigos publicados em periódicos e congressos internacionais. Foi Professor Visitante na Universidade Católica de Louvain, Bélgica, em 2008. No período de 02/2007 a 06/2010 foi coordenador do Programa de Pós-Graduação em Engenharia Elétrica do Centro Universitário da FEI. Desde 2007 é Distinguished Lecturer e em 2018 foi nomeado para o Compact Modeling Committee da Electron Devices Society (EDS) do IEEE. Em 2019 foi nomeado Editor para área Device and Process Modeling do periódico IEEE Transactions on Electron Devices. (Fonte: Currículo Lattes)

Auxílios à pesquisa
Bolsas no país
Bolsas no Exterior
Apoio FAPESP em números * Quantidades atualizadas em 18/01/2020
Colaboradores mais frequentes em auxílios e bolsas FAPESP
Contate o Pesquisador

Este canal da BV/FAPESP deve ser utilizado tão somente para mensagens, referentes aos projetos científicos financiados pela FAPESP.


 

 

 

 

Palavras-chave utilizadas pelo pesquisador
Publicações resultantes de Auxílios e Bolsas sob responsabilidade do(a) pesquisador(a) (14)

(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)

Publicações14
Citações43
Cit./Artigo3,1
Dados do Web of Science

TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; DE SOUZA, MICHELLY; PAVANELLO, MARCELO ANTONIO. Extraction of the interface trap density energetic distribution in SOI Junctionless Nanowire Transistors. MICROELECTRONIC ENGINEERING, v. 147, p. 23-26, . Citações Web of Science: 3.

TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; DE SOUZA, MICHELLY; BARRAUD, SYLVAIN; VINET, MAUD; CASSE, MIKAEL; REIMBOLD, GILLES; FAYNOT, OLIVIER; GHIBAUDO, GERARD; PAVANELLO, MARCELO ANTONIO. A New Method for Series Resistance Extraction of Nanometer MOSFETs. IEEE TRANSACTIONS ON ELECTRON DEVICES, v. 64, n. 7, p. 2797-2803, . Citações Web of Science: 4.

PAVANELLO, MARCELO ANTONIO; TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; DE SOUZA, MICHELLY. Static and dynamic compact analytical model for junctionless nanowire transistors. JOURNAL OF PHYSICS-CONDENSED MATTER, v. 30, n. 33, . Citações Web of Science: 1.

DORIA, RODRIGO T.; FLANDRE, DENIS; TREVISOLI, RENAN; DE SOUZA, MICHELLY; PAVANELLO, MARCELO A.. Effect of the back bias on the analog performance of standard FD and UTBB transistors-based self-cascode structures. Semiconductor Science and Technology, v. 32, n. 9, . Citações Web of Science: 1.

TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; BARRAUD, SYLVAIN; PAVANELLO, MARCELO ANTONIO. Modeling the interface traps-related low frequency noise in triple-gate SOI junctionless nanowire transistors. MICROELECTRONIC ENGINEERING, v. 215, . Citações Web of Science: 0.

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Electrical characterization of vertically stacked p-FET SOI nanowires. Solid-State Electronics, v. 141, p. 84-91, . Citações Web of Science: 3.

PAZ, B. C.; CASSE, M.; BARRAUD, S.; REIMBOLD, G.; FAYNOT, O.; AVILA-HERRERA, F.; CERDEIRA, A.; PAVANELLO, M. A.. Drain current model for short-channel triple gate junctionless nanowire transistors. MICROELECTRONICS RELIABILITY, v. 63, p. 1-10, . Citações Web of Science: 4.

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Study of silicon n- and p-FET SOI nanowires concerning analog performance down to 100 K. Solid-State Electronics, v. 128, n. SI, p. 60-66, . Citações Web of Science: 4.

TREVISOLI, RENAN; DE SOUZA, MICHELLY; DORIA, RODRIGO TREVISOLI; KILCHTYSKA, VALERIYA; FLANDRE, DENIS; PAVANELLO, MARCELO ANTONIO. Junctionless nanowire transistors operation at temperatures down to 4.2K. Semiconductor Science and Technology, v. 31, n. 11, . Citações Web of Science: 5.

DORIA, RODRIGO TREVISOLI; TREVISOLI, RENAN; DE SOUZA, MICHELLY; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Analysis of the substrate bias effect on the interface trapped charges in junctionless nanowire transistors through low-frequency noise characterization. MICROELECTRONIC ENGINEERING, v. 178, n. SI, p. 17-20, . Citações Web of Science: 4.

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Low temperature influence on performance and transport of Omega-gate p-type SiGe-on-insulator nanowire MOSFETs. Solid-State Electronics, v. 159, n. SI, p. 83-89, . Citações Web of Science: 0.

TREVISOLI, RENAN; DORIA, RODRIGO T.; DE SOUZA, MICHELLY; BARRAUD, SYLVAIN; PAVANELLO, MARCELO A.. Junctionless nanowire transistors parameters extraction based on drain current measurements. Solid-State Electronics, v. 158, p. 37-45, . Citações Web of Science: 0.

TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI; DE SOUZA, MICHELLY; BARRAUD, SYLVAIN; VINET, MAUD; PAVANELLO, MARCELO ANTONIO. Analytical Model for the Dynamic Behavior of Triple-Gate Junctionless Nanowire Transistors. IEEE TRANSACTIONS ON ELECTRON DEVICES, v. 63, n. 2, p. 856-863, . Citações Web of Science: 14.

PAZ, BRUNA CARDOSO; CASSE, MIKAEL; BARRAUD, SYLVAIN; REIMBOLD, GILLES; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Methodology to separate channel conductions of two level vertically stacked SOI nanowire MOSFETs. Solid-State Electronics, v. 149, p. 62-70, . Citações Web of Science: 0.

Publicações acadêmicas

(Referências obtidas automaticamente das Instituições de Ensino e Pesquisa do Estado de São Paulo)

SOUZA, Michelly de. Modelagem, simulação e fabricação de circuitos analógicos com transistores SOI convencionais e de canal gradual operando em temperaturas criogênicas.. 2008. Tese (Doutorado) – Escola Politécnica. Universidade de São Paulo (USP). São Paulo.

DORIA, Rodrigo Trevisoli. Operação analógica de transistores de múltiplas portas em função da temperatura.. 2010. Tese (Doutorado) – Escola Politécnica. Universidade de São Paulo (USP). São Paulo.

DORIA, Renan Trevisoli. Operação e modelagem de transistores MOS sem junções.. 2013. Tese (Doutorado) – Escola Politécnica. Universidade de São Paulo (USP). São Paulo.

Por favor, reporte erros na informação da página do pesquisador escrevendo para: cdi@fapesp.br.
X

Reporte um problema na página


Detalhes do problema: